Для цитирования:
Матросова А. Ю., Провкин В. А., Андреева В. В. Маскирование неисправностей полюсов логических схем с использованием частичных функций // Известия Саратовского университета. Новая серия. Серия : Математика. Механика. Информатика. 2020. Т. 20, вып. 4. С. 517-526. DOI: 10.18500/1816-9791-2020-20-4-517-526, EDN: RFDKXA
Маскирование неисправностей полюсов логических схем с использованием частичных функций
Рассматриваются комбинационные логические схемы (комбинационные составляющие схем с памятью). Предлагается маскирование логических неисправностей внутренних полюсов схемы с помощью внешней подсхемы в условиях подключения ее входов к входам корректируемой комбинационной схемы и выходов – к соответствующим внутренним полюсам корректируемой схемы. Изложен алгоритм получения частичной функции внутреннего полюса схемы, основанный на использовании операций над ROBDD-графами. Синтез маскирующей схемы для множества неисправных полюсов сведен к построению реализации системы частичных функций в виде системы ДНФ и использованию ее в качестве задания на синтез в системе логического проектирования ABC. Эксперименты на контрольных примерах выявили возможность существенного сокращения аппаратурной избыточности при применении предлагаемого подхода.
- Lin C.-C., Chen K.-C., Chang S.-C., Sadovska M., Cheng K-I. Logic synthesis for engineering change // Proceedings of the 32nd Annual ACM/IEEE Design Automation Conference. San Francisco, California, USA, 1995. P. 647–652.
- Veneris A., Hajj I. Design error diagnosis and correction via test vector simulation // IEEE Transaction on Computer Aided Design of Integrated Circuits and Systems. 1999. Vol. 18, iss. 12. P. 1803–1816. DOI: https://doi.org/10.1109/43.811329
- Chang K.-H., Markov I. L., Bertacco V. Fixing design errors with counter examples and resynthesis // Proceedings of the 2007 Asia and South Pacific Design Automation Conference. Yokohama, Japan, 2007. P. 944–949. DOI: https://doi.org/10.1109/ASPDAC.2007.358111.
- Krishnavami S., Ren H., Modi N., Puri R. DeltaSyn: An efficient logic difference optimizer for ECO synthesis // 2009 IEEE/ACM International Conference on ComputerAided Design — Digest of Technical Papers. San Jose, CA, 2009. P. 789–796. DOI: https://doi.org/10.1145/1687399.1687546
- Cheng A.-C., Jiang H.-R., Jou J.-Y. Resource-aware functional ECO patch generation // Proceedings of the 2016 Design, Automation & Test in Europe Conference & Exhibition (DATE). Dresden, Germany, 2016. P. 1036–1041. DOI: https://doi.org/10.3850/9783981537079_0946
- Dao A. Q., Lee N.-Z., Chen L.-C., Lin M. P.-H., Jiang R. J.-H., Mishchenko A., Brayton R. Efficient computation of ECO patch functions // Proceedings of the 55th Annual Design Automation Conference. San Francisco, California, USA, 2018. № 51. P. 1–6. DOI: https://doi.org/10.1109/DAC.2018.8465898
- Een N. MiniSAT — A sat solver with conflict clause minimization // SAT Competition 2005 : 8th Intern. Conf. on theory and applications of satisfiability testing. St. Andrews, Scotland, UK, 2005. P. 502–518.
- Janota M., Marques-Silva J. Solving QBF by clause selection with conflict clause minimization // Proceedings of the Twenty-Fourth International Joint Conference on Artificial Intelligence. Buenos Aires, Argentina, 2015. P. 325–331.
- Матросова А. Ю., Андреева В. В. Минимизация систем булевых функций, представляющих задание на синтез самопроверяемых дискретных автоматов // Автометрия. 2008. Т. 44, № 5. С. 100–111.
- ABC : A System for Sequential Synthesis and Verification. URL: https://people.eecs.berkeley.edu/∼alanmi/abc/ (дата обращения: 22.04.2019).
- Matrosova A., Ostanin S. Trojan Circuits Masking and Debugging of Combinational Circuits with LUT Insertion // Automation, Quality and Testing, Robotics. IEEE International Conference. 2018. (AQTR 2018). Cluj-Napoca, Romania, 2018. P. 462–467. DOI: https://doi.org/10.1109/AQTR.2018.8402793
- 919 просмотров